دانلود پروژه

مقاله طراحی و بهینه سازی تقسیم کننده مد جریان دیجیتال CMOS فایل ورد (word) دارای 6 صفحه می باشد و دارای تنظیمات در microsoft word می باشد و آماده پرینت یا چاپ است

فایل ورد مقاله طراحی و بهینه سازی تقسیم کننده مد جریان دیجیتال CMOS فایل ورد (word) کاملا فرمت بندی و تنظیم شده در استاندارد دانشگاه و مراکز دولتی می باشد.

این پروژه توسط مرکز مرکز پروژه های دانشجویی آماده و تنظیم شده است

توجه : در صورت  مشاهده  بهم ریختگی احتمالی در متون زیر ،دلیل ان کپی کردن این مطالب از داخل فایل ورد می باشد و در فایل اصلی مقاله طراحی و بهینه سازی تقسیم کننده مد جریان دیجیتال CMOS فایل ورد (word) ،به هیچ وجه بهم ریختگی وجود ندارد

بخشی از متن مقاله طراحی و بهینه سازی تقسیم کننده مد جریان دیجیتال CMOS فایل ورد (word) :

سال انتشار: 1392
محل انتشار: دومین کنفرانس ملی ایده های نو در مهندسی برق
تعداد صفحات: 6
چکیده:
هدف اصلی این مقاله طراحی جدیدی از مدار – D-Latch Current Mode Logic و مدار تقسیم کننده مد جریان دو ورودی می باشد، که جهت بهینه سازی ابعاد ترانزیستور در مدارات D-Latch و تقسیم کننده مد جریان از الگوریتم ژنتیک استفاده می شود. این روش مبتی بر نتایجتاخیر مدار Current Mode Logic D-Latch است که با بدست آوردن تاخیر مدار و محاسبات آن توسط الگوریتم ژنتیک در MATLAB نسبت بهمحاسبه ابعاد بهینه ترانزیستور W/L انجام می شود سپس مقدار بهینه ابعاد را نرم افزار HSPICE اعمال و شبیه سازی مداری انجام می شود. در نهایت توان و تاخیر مدار محاسبه می گردد. تکنولوژی به کار رفته در انجام شبیه سازی m CMOS 0.18 می باشد. همانگونه که در مقاله بحث گردیده است نتایج شبیه سازیها دقت عملکرد الگوریتم پیشنهادی را تصدیق می کنند

کلمات کلیدی :